在今天於上海舉行的一場行業大會上，華為公司董事、半導體業務部總裁何庭波在題為《半導體新路徑探索與實踐》的主旨演講中，正式發表“韜（τ）定律”論文。這是中國在全球半導體領域首次提出指導產業發展的新原則。基於該定律，華為過去六年已成功設計並量產了381款晶片。今年秋季，華為將釋出新的麒麟手機晶片，完整採用邏輯摺疊技術，大幅提升相關效能。
隨後，華為釋出了一篇署名為何庭波的論文，詳細介紹了這些新技術和進展論文。
摘要
六十年來，摩爾定律的幾何縮放推動了半導體技術的進步論文。然而，這一行業共識已不再適用：純粹尺寸縮小帶來的收益已趨於平緩，尖端晶片的設計預算超過十億美元，而最先進節點的電晶體成本也不再下降。本文提出了一種新的縮放原則——τ縮放。該原則以時間本身而非電晶體面積作為衡量進步的主要指標，並採用單一的特徵時間常數τ作為統一的最佳化目標，涵蓋從開關電晶體到資料中心工作負載的十二個數量級。本文展示了兩個量產規模的演示案例。在移動SoC上，LogicFolding（一種將數字、模擬和儲存電路劃分到垂直堆疊的有源層的方法）在固定器件節點上實現了電晶體密度55%的階梯式提升和41%的能效提升。在人工智慧系統方面，由記憶體語義統一匯流排架構、近封裝Hi-ONE光I/O和邊緣到表面3D摺疊技術組成的協同設計堆疊，預計到2035年硬體整合度將增長100倍以上。更深層次的論斷是方法論上的：τ擴充套件是自Dennard以來第一個在整個計算堆疊中建立共享最佳化目標的擴充套件原則。
引言
自 20 世紀 60 年代中期以來，半導體行業一直以奈米為單位衡量發展論文。每隔 18 個月，電晶體尺寸縮小，頻率提升，每個邏輯閘的成本下降。摩爾定律既是一項經驗觀察，也幫助建立了一個行業契約，整個計算體系都建立在這個契約之上。然而，這個行業契約如今已不再適用。在 7 奈米節點之後，
幾何級數縮放不再像過去那樣帶來顯著效益論文。光刻工具正接近圖形化的物理極限，極紫外光刻 (EUV) 折舊佔據了晶圓成本的大部分，而且每個電晶體的價格曲線已經趨於平緩——在某些情況下甚至出現逆轉。對於那些難以獲得最先進光刻技術的企業而言，這種限制來得更早，影響也更加嚴重。
因此，行業的核心問題已經發生了變化論文。不再是“電晶體還能縮小多少？”，而是“應該縮放什麼，以及縮放的目標是什麼？”過去六年，華為半導體團隊在移動SoC、AI加速器、系統架構和封裝等領域，對這個問題進行了深入研究。
最終結論是，答案並非在於採用新的製程節點或電晶體架構，而在於改變主要的最佳化目標本身論文。這一觀點認為，未來十年電子系統的發展方向不應是幾何縮放，而應是時間縮放——即系統性地降低堆疊每一層中單一特徵時間常數τ，從皮秒級電晶體開關到秒級資料中心工作負載響應。下文將結合2020年5月至2026年5月期間381款量產晶片的經驗，從科學方法和產業路線圖兩個方面闡述τ縮放的必要性。
幾何時代的終結
在半導體行業的大部分歷史中，其主要任務只有一個：縮小電晶體的尺寸論文。戈登·摩爾 (Gordon Moore) 於 1965 年觀察到電晶體密度大約每兩年翻一番，十年後，羅伯特·丹納德 (Robert Dennard) 的縮放理論對此進行了補充。該理論指出，電壓和尺寸的成比例縮小可以保持電場強度恆定。幾何縮放和丹納德縮放共同作用，在近五十年的時間裡，實現了每瓦效能和每美元效能的指數級提升。
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這種局面分兩個階段瓦解論文。大約在 2005 年，丹納德縮放率先失效：電壓不再與特徵尺寸成比例縮放，暗矽時代由此開啟。幾何縮放則持續了更長時間，這得益於 FinFET 以及後來的環柵 (GAA) 器件架構。然而，在 7 奈米之後，純粹依靠尺寸縮放帶來的收益已經趨於平緩。其原因現在已得到充分論證：速度飽和將固有延遲對溝道長度的依賴性從二次方降低到線性；區域性互連的寄生電阻和電容日益佔據標準單元延遲預算的大部分；掩模成本、EUV折舊以及設計規則的複雜性，使得2奈米節點的尖端晶片設計預算超過了每片晶片10億美元。
由此帶來的經濟後果同樣不容忽視論文。在先進節點，電晶體成本增長趨於平緩，而在尖端節點，電晶體成本卻在不斷上升。過去五十年支撐著整個行業的“每代都以更低的成本生產更多電晶體”的理念已不再適用。對於華為半導體而言，這一轉變還帶來了一個額外的限制：獲取最先進光刻工具的渠道受限。指望下一個節點就能解決這個問題已不再可行。六年前，這種幾何級數增長的趨勢已經停滯不前，迫使人們面對一個更為根本的問題——一個事後看來整個行業最終都必須面對的問題。
時間而非空間論文：摩爾時代的真正貨幣
摩爾定律本質上並非幾何形狀，而是對終端使用者影響最大的技術論文。更小的電晶體之所以能提升系統效能，是因為它們切換速度更快。更密集的互連線之所以能提升效能，是因為訊號傳輸距離更短。更高的整合度之所以能提升效能，是因為資料跨越的邊界更少。每一代技術帶來的本質上都是時間的縮短——器件層面從皮秒到納秒，晶片層面從納秒到微秒，系統層面從微秒到秒。空間縮放僅僅是壓縮時間的工具。
一旦認識到這一點，一個顯而易見的重新定義便浮現出來論文。時間本身應該被用作主要衡量標準。可以在堆疊的每一層——電晶體、電路、晶片和系統——定義一個特徵時間常數 τ，並將其降低作為統一的最佳化目標。幾何縮放就成為眾多降低 τ 的技術之一，而非唯一的方法。
這一原理被稱為τ標度律，本文將其作為幾何摩爾標度律的繼任者，作為半導體演化的指導原則論文。形式上，τ被視為一個分層結構，可以分解為：
其中論文：
分別代表電晶體層、電路層、晶片層和系統層的時間常數論文。每一層的 τ 由其下層的時間常數以及該層引入的組織和通訊開銷組成。 τ 的工作空間在時間上跨越約十二個數量級（從皮秒到秒），在空間上也跨越相當的範圍（從奈米到千米）。在每一層，都有不同的機制可用於降低 τ：
• 電晶體：固有開關延遲，可透過提高遷移率、應變工程、高介電常數/金屬柵極和 GAA 架構來解決，並且越來越多地透過降低區域性互連的寄生電阻和電容來解決，這些寄生電阻和電容目前已超過固有渡越時間數倍論文。
• 電路：沿訊號路徑的 RC 傳播延遲，可透過低電阻導體、低介電常數材料來解決，以及——最重要的是——透過垂直整合縮短導線長度來解決論文。
• 晶片：計算和記憶體訪問延遲，可透過架構選擇、流水線深度、記憶體層次結構和片上互連結構來解決論文。
• 系統：端到端訊息傳遞和同步時間，可透過互連拓撲結構、協議棧和互連結構設計來解決論文。
從這種分層式的表述中可以得出一條有用的世代規律論文：
其中，縮放因子 α 是特定於應用的，而非通用的論文。迄今為止的生產經驗表明，對於功耗受限的移動裝置，α ≈ 每年 1.3 倍；對於安全至關重要的自主系統，α ≈ 每年 1.5 倍；而對於 AI 工作負載，α 可達每年 10 倍，因為吞吐量直接轉化為經濟價值。
τ 之所以成為一個有用的主要指標，而不是對現有指標的重新命名，是因為它在整個技術棧中都是同一個指標論文。頻率、延遲、頻寬和吞吐量在其各自的層級都由 τ 控制。工藝技術專家、電路設計師和系統架構師可以用相同的單位討論同一個量。τ 是實現端到端技術棧協同最佳化的語言——而每層獨立最佳化、時序成為次要因素的時代已經結束。
邏輯摺疊論文：移動SoC的驗證案例
τ縮放的首次量產規模測試在移動裝置領域展開論文。智慧手機SoC的特殊之處在於，單個晶片構成了整個系統。多插槽並行架構無法實現；即使擁有上千個節點，也無法彌補鏈路速度慢的問題。所有交付給使用者的效能都源自單個晶片，功耗僅為幾瓦，並且受到手持裝置外形尺寸限制帶來的散熱限制。
2020年之後論文，隨著先進製程節點的獲取受到限制，關鍵問題變成了：在製程節點固定的情況下，如何在單個晶片上持續實現代際效能提升？
最終的答案就是邏輯摺疊（LogicFolding）論文。
定義：邏輯摺疊是一種設計方法，它將數位電路、類比電路和儲存電路劃分到垂直堆疊的有源層中，遵循時間縮放原則，從而在效能、功耗和麵積之間實現協同最佳化論文。
數位電路分為組合邏輯（暫存器之間的布林網路）和時序邏輯（用於保持狀態的觸發器）論文。數字系統的效能上限取決於相鄰觸發器級之間的關鍵路徑延遲，而關鍵路徑延遲又主要取決於互連RC值和沿該路徑的門數。傳統的最佳化方法是將閘電路放置在一個平面上，並將導線穿過上方的金屬堆疊層；導線越長，寄生RC值越大，關鍵路徑延遲就越長。
LogicFolding 摒棄了平面佈局的假設論文。關鍵路徑上的閘電路分佈在兩個（最終可能更多）垂直堆疊的有源層上，並透過超細間距混合鍵合連線。從電路設計者的角度來看，這兩個層就像一個連續的整體，單元分佈在晶圓邊界上，如同額外的金屬層。訊號線顯著縮短，寄生RC值急劇下降，時鐘偏移減小，晶片在相同的器件節點上以更高的時脈頻率執行。
為了幫助 LogicFolding 實現這些優勢，保持混合鍵合間距與頂層金屬間距之間的齒輪比相對較低（實際應用中通常低於 3，齒輪比越低越好）是有利的論文。目前頂層金屬間距約為 720 nm，這意味著混合鍵合間距應低於 2 μm，理想情況下齒輪比約為 1，此時鍵合介面處的鳥籠式佈線（bird-cage routing）開銷將基本消失。實現這一間距，以及所需的套刻精度（<0.5 μm）、TSV 尺寸縮小（CD 和 KOZ 小於 1.5 μm，間距小於 6 μm）和良率（採用智慧冗餘時接近 100%），需要供應商和合作夥伴生態系統進行多年的工藝開發。
在麒麟2026晶片上測得的結果非常具體論文：
• 電晶體密度在一代晶片內從155 MTr/mm²逐步提升至238 MTr/mm²（電晶體密度使用以下公式計算）論文：
麒麟SoC設計的面積利用率達到68%）——這種提升幅度以前需要三年幾何級數擴充套件才能實現論文。
• SoC 效能核心能效提升 41%，最大時脈頻率提升近 13%論文。
• 構建於上下兩層的高速全域性片上網路資料通路，使資料通路佔用空間減少 55%，並提升了供電穩定性論文。
• 晶片後時鐘偏移調整方案獨立提升了 5% 以上的 SoC 效能論文。
• 在 SRAM 中——訪問速度、每位元能耗和麵積均高度依賴於位線和字線長度——LogicFolding 技術縮短了關鍵路徑，降低了每位元能耗，並將工作頻率提升了 40% 以上論文。
• 在一個典型的處理核心上，雙層摺疊架構使時鐘緩衝器數量減少了 50% 以上，時鐘偏移減少了 25%，線路長度減少了約 30%論文。
這些效能提升是在固定的器件節點上實現的，並非透過新的光刻工藝，而是透過對三維邏輯空間分佈進行拓撲重組來實現的論文。
Kirin 2026晶片中採用的LogicFolding技術刻意保持保守論文。混合鍵合間距達到1.5微米；TSV（矽通孔）的著陸層僅比頂層金屬低一級；摺疊技術僅沿關鍵路徑選擇性地應用，而非覆蓋整個設計。即便如此，今年的CPU核心頻率仍回升至3.1GHz。
未來十年，LogicFolding 有望從區域性關鍵路徑摺疊發展到全規模多層摺疊——每個封裝三層、四層甚至更多層——這得益於低溫混合鍵合技術（降低各層之間的熱預算）以及 TSV 接地從頂層金屬向下遷移至 M6 層，從而釋放超過 30% 的高階佈線資源論文。從 2026 年到 2035 年，電晶體密度預計將提升至 400 MTr/mm² 甚至更高。同時，LogicFolding 使麒麟晶片能夠大幅提升 CPU 核心頻率，併為實現 4 GHz 及更高頻率鋪平道路（表 1）。該路線圖切實可行，且在成本方面具有經濟效益。
表 1.麒麟 CPU 效能核心執行頻率趨勢論文。
側邊欄 A — LogicFolding 概覽
• 混合鍵合間距：小於 2 μm（麒麟 2026 為 1.5 μm論文；目標gear ratio ≈ 1）
• 套刻精度論文：小於 0.5 μm
• TSV CD/KOZ：小於 1.5 μm論文；間距小於 6 μm；故障率 <100 ppm；修復率 99.9%
• 良率論文：採用智慧冗餘時接近 100%
• 電晶體密度論文：單步實現 155 → 238 MTr/mm²
• 功耗效率/頻率增益（SoC P 核）論文：+41% / +13%
• SRAM 工作頻率論文：+40% 以上
• 典型核心的時鐘緩衝器數量/時鐘偏移/線長論文：-50% / -25% / -30%
從皮秒到微秒論文：人工智慧資料中心的 τ 擴充套件
一個自然而然的問題是，在毫瓦級智慧手機領域發展起來的原則，能否推廣到吉瓦級的人工智慧訓練和推理領域論文。人工智慧工作負載處於 τ 擴充套件譜的另一端：它並非單個晶片，而是成百上千個晶片協同工作，構成一臺機器，其總計算能力在過去十年中增長了約六個數量級。答案是肯定的——前提是將 τ 視為系統級目標，並應用於整個計算鏈，而不是單個加速器。
關於 τ 擴充套件的人工智慧論點，有兩個事實論文。首先，人工智慧系統持續增長——從單個晶片，到幾十個，到幾百個，再到數萬個。其次，現代人工智慧系統的能源預算和材料預算主要由資料而非計算決定。大型人工智慧叢集中超過 80% 的能源消耗於資料傳輸；超過 70% 的系統成本分配給了資料儲存。這意味著：減少資料傳輸時間（晶片間、機架間以及封裝內部）至少與減少計算本身的計算時間同等重要。
τ 擴充套件在人工智慧規模上透過三個協調的層來實現：系統架構（統一匯流排）、近封裝光學引擎（Hi-ONE：near-packaged optical engine）以及封裝本身的拓撲重組（3D 摺疊）論文。
統一匯流排——τ優先系統架構
傳統的多節點、多加速器架構透過多個堆疊協議傳輸資料：PCIe 到主機，機箱內部使用 NVLink 或專有架構，機箱之間使用乙太網或 InfiniBand，以及最上層的軟體棧遠端記憶體訪問論文。每一層都需要協議轉換、額外的序列化、額外的 DMA 緩衝區和額外的握手。每次轉換都會增加延遲、降低可靠性併產生額外成本。
統一匯流排 (UB) 用一個在機箱內部和機箱之間執行的單一協議取代了這種協議棧——一個完全對等的架構，它在整個系統中原生地暴露記憶體語義論文。資料傳輸簡化為在記憶體語義層進行無轉換的對等傳輸，並使用硬體管理的一致性來代替軟體棧訊息傳遞。經測量，效能提升約為兩個數量級：端到端遠端訪問延遲從 TCP/IP 級協議棧典型的幾十微秒降至約 100 納秒——沿主要通訊軸線的系統 τ 降低了約 500 倍。在機架規模上，這使得系統效能漸近地接近於一臺單一的、結構一致的機器——內部稱之為“系統即晶片”（System-as-One-Chip）。
Hi-ONE——Optical I/O at the Package
通訊延遲降低後，下一個瓶頸隨之而來論文。提高單個機架內晶片的密度，會將功率密度和可靠性推向極限，同時也會推高電控SerDes的效能。對於每個AI晶片400 Gb/s的頻寬，銅纜佈線仍然成熟可靠。但對於每個晶片數Tb/s的頻寬，銅纜佈線在物理上變得不切實際：SerDes的產能達到合同上限，佈線體積過大，面板安裝變得不可行，散熱和供電裕量也捉襟見肘。
華為半導體開發的方案是高密度光互連節點引擎Hi-ONE——一種近封裝的光引擎，每個模組可提供8 Tb/s的頻寬，與單個光鏈路上AI晶片的UB頻寬相匹配論文。它將所需的SerDes傳輸距離從約100釐米縮短至約5釐米，無需笨重的線纜，並將傳輸距離從不足1米擴充套件至100米，從而使分散式千兆級資料中心的高密度互連成為現實。
Hi-ONE的設計理念本身就是一種τ擴充套件論證論文。Hi-ONE沒有采用用於實現高訊號保真度的大型DSP，而是採用了一種線性方法——模擬均衡增強的驅動器和跨阻放大器——並允許UB協議容忍略微放寬的誤位元速率。這種協議層和物理層之間的跨層權衡降低了功耗、成本和整合複雜性，並體現了τ優先方法論所推崇的跨層權衡。
N² 與 N 的兩難困境論文，以及 3D 摺疊的必然性
人工智慧加速器不會止步於 2.5D 扇出的最深層原因在於幾何學，這一點值得明確闡述，因為它決定了 2030 年以後的發展路線圖論文。
在傳統的 2.5D 人工智慧晶片中，邏輯晶片位於封裝中心，HBM 堆疊和 SerDes 排列在其邊緣，電壓調節器環繞封裝論文。每個記憶體訊號、每個互連訊號以及每一安培的供電電流都必須沿著晶片邊緣傳輸才能到達內部的計算資源。如果晶片的邊長為 N，那麼：
• 計算能力與 N²（面積）成正比論文，
• 但記憶體頻寬、互連和供電——所有這些都由沿邊緣的 2.5D 扇出承載——僅與 N（周長）成正比論文。
這些二次曲線和線性曲線之間日益擴大的差異構成了扇出困境，也解釋了為何無論底層邏輯節點多麼激進，2.5D 擴充套件都無法實現論文。任何電晶體級的改進都無法彌補拓撲缺陷。
3D 摺疊技術透過將邊緣資源轉移到表面上解決了這一困境論文。電源（透過背面電源和整合電壓調節器）、高速儲存器（透過與邏輯混合鍵合）以及光 I/O（透過近封裝 Hi-ONE）都從周邊遷移到垂直表面——一旦位於表面上，它們就可以以 N² 的速度擴充套件，與計算速度的平方相匹配。封裝不再是一個被周邊儲存器和 SerDes 包圍的邏輯晶片；它變成了一個垂直整合的堆疊結構，其中儲存器、互連結構、電源和邏輯都同步擴充套件。
路線圖為這一演進設定了明確的時間表論文。到2030年左右，AI加速器（昇騰SuperPoD系列——2025年的昇騰910C、2026年的昇騰950以及後續的昇騰990）將依賴於一系列成熟技術的組合：晶片組、2.5D扇出以及透過微凸點和標準間距混合鍵合實現的3D堆疊。大約在2030年，昇騰990將把LogicFolding引入AI加速器領域，此後，3D Folding將成為2035年之前實現α效能提升的主要載體。在此過程中，預計到2035年硬體整合度將提升100倍以上，τ效能的提升將分佈在堆疊的每一層，而不是集中在器件層面。
側邊欄 B — AI 系統規模下的 τ
• UB 遠端訪問延遲論文：~10 微秒 → ~100 納秒（τ 降低約 500 倍）
• HiONE 單模組頻寬論文：8 Tb/s（與單晶片 UB 頻寬匹配）
• HiONE SerDes 傳輸距離：~100 釐米 → ~5 釐米論文；面板間傳輸距離：<1 米 → 100 米
• 扇出難題：計算量 ∝ N²論文，周長限制下的頻寬/I/O/功耗 ∝ N
• 3D 摺疊：將頻寬、光 I/O 和電源從邊緣轉移到表面論文，恢復 N² 奇偶性
• 2026 年到 2035 年預計硬體整合增長論文：>100 倍
邏輯與記憶體論文：從解耦到融合
τ 縮放的一個影響值得單獨探討，因為它既關乎產業也關乎技術論文。
在 8086 時代，業界透過標準化的記憶體匯流排有意地將處理器和記憶體解耦論文。這種解耦使得兩個行業能夠獨立發展：處理器效能沿著摩爾曲線快速提升，而記憶體供應商則與之並行發展出一個龐大的獨立市場。
人工智慧時代正在逆轉這種解耦論文。計算密度的持續增長正將記憶體頻寬、延遲、功耗和封裝推向極限。HBM、混合鍵合和 3D 堆疊 SRAM 都體現了一個根本事實：對於現代人工智慧工作負載而言，資料傳輸與計算本身同樣重要，邏輯和記憶體再次被推向緊密的物理整合。隨著它們的融合，供應鏈中的影響力平衡正在向記憶體和封裝供應商傾斜。
技術方向已然明確，但經濟解決方案尚未確定論文。在人工智慧硬體時代，能夠將邏輯和記憶技術融合，並建立經濟夥伴關係，使這兩個行業長期共享融合成果的企業，才能獲得持久的成功。這不僅僅是一個研究問題，更是未來十年整個行業必須解決的結構性問題。τ 擴充套件透過揭示每次分離的跨層成本，確保了這個問題無法被推遲解決。
未解決的挑戰
將 τ 擴充套件視為一個完整的系統是不恰當的論文。目前仍存在一些實質性問題，在此列出這些問題旨在突出正在進行的工作並邀請各方合作。
工具鏈和方法論：當今的 EDA 開發於一個以面積、時序和功耗三個獨立維度進行最佳化的時代，系統 τ 只是一個剩餘部分論文。全尺寸邏輯摺疊要求工具鏈將多個堆疊晶片視為一個連續的設計實體——以單元粒度而非塊粒度劃分邏輯，在統一的成本函式下將邏輯放置在整個體積內，並在晶片間路徑上執行時序收斂，因為垂直互連寄生效應、KOZ 排除項和晶圓間工藝偏差等因素相互作用，而傳統的二維訓練工具無法充分解決這些問題。我們已經開發出初步的內部工具，這些工具能夠產生有用的結果，方法論細節將在未來幾個月內公佈。一個 τ 原生工具鏈——開放的、多物理場的、3D 原生的——是未來十年最重要的賦能投資。
晶圓間工藝偏差：LogicFolding 將來自不同批次（有時甚至是不同節點）的晶圓進行鍵合論文。晶圓間閾值電壓 (Vth)、驅動電流和互連 RC 的偏差遠大於晶圓內偏差，並且對時鐘分佈和保持時間裕量的影響最大。智慧冗餘、自適應補償和考慮 τ 的籤核流程是應對這些偏差的必要組成部分。
垂直互連開銷：每個混合鍵合和每個TSV都會產生有限的電阻和電容開銷，並且TSV KOZ會取代標準單元論文。因此，邏輯摺疊必須透過簡單的不等式逐層進行合理化。
對於移動關鍵路徑和記憶體而言，這一閾值已被突破；該閾值取決於工作負載，並且隨著鍵合間距的縮小，該邊界也會隨之移動論文。
能耗：τ 是時間定律，而非焦耳定律論文。一個執行速度提升 10 倍但功耗也增加 10 倍的超級節點，並未違反任何擴充套件性原則，卻超出了電網容量。因此，τ 擴充套件需要能量方面的配合：消除堆疊開銷的記憶體語義架構、將每位元皮焦耳功耗降低幾個數量級的近封裝/共封裝光學器件、背面供電、記憶體內/記憶體內計算，以及將 τ 擴充套件空間轉化為能量的合理做法（資料中心規模的動態電壓頻率調節——智慧手機電池長壽命的保障機制）。
重要的是，當 τ 擴充套件空間用於能量時，它本身也能提供能量擴充套件空間論文。基準測試。業界當前的效能基準測試——Linpack、MLPerf、SPEC——是為每個工作負載只需一個標量就足夠了的時代設計的。 τ 擴充套件型行業需要 τ 剖面基準——這些向量揭示了系統每一層的主導 τ 值以及該層剩餘的擴充套件空間。主導 τ 值所在的層，顧名思義，就是下一個投資重點。
六年展望論文，十年展望
從 2020 年 5 月到 2026 年 5 月，華為半導體設計並量產了 381 款晶片，服務於移動、人工智慧、汽車、工業和基礎設施市場論文。在這些產品組合中，τ 擴充套件理論得到了驗證：
• 在器件和電路層，電晶體密度已從 155 提升至 2031 年的 400+MTr/mm²論文。
• 在晶片層，LogicFolding 技術已在領先的移動 SoC 上證明，在固定的器件節點上，關鍵路徑頻率、能效和密度可以持續提升論文。
• 在系統層，Unified Bus 和 Hi-ONE 技術已證明，數百微秒的通訊時間 τ 可以壓縮至數百納秒，並且多機架人工智慧叢集可以像一臺獨立的機器一樣執行論文。
展望未來，CPU核心頻率預計到2029年將達到4GHz及以上，麒麟SoC的能效預計在三到五年內典型使用情況下將提升一倍以上，而人工智慧硬體整合度預計到2035年將增長100倍以上論文。
更深層次的論斷，超越任何單一產品，在於方法論層面論文。τ擴充套件是自Dennard以來首個為整個堆疊提供共享最佳化目標的擴充套件原則。它向工藝技術專家、電路設計師、架構師、系統工程師和軟體團隊表明，這些群體現在正在以相同的單位最佳化相同的量，並且任何單層的改進都必須傳播到系統τ才能產生影響。它還向行業戰略家和資本配置者表明，下一個資金應該流向τ，而不是節點——競爭性效能不再需要始終處於光刻技術的前沿，封裝、記憶體頻寬和架構設計現在擁有了以往僅由前沿邏輯節點佔據的戰略地位。
對於一代從小接受“摩爾定律”等同於“進步”的工程師來說，這是一個艱難的轉變論文。事實上，幾何時代已經結束；否認這一事實並非明智之舉。透過小型化實現加速的時代正在讓位於透過多層電子系統中的τ最佳化實現加速的時代——未來六到十年內，那些將τ作為首要目標的公司、研究團隊和生態系統，將決定未來十年計算領域的格局。
未來十年的工作規劃已經完成論文。許多懸而未決的問題依然存在，沒有任何一個組織能夠獨自解決——工具鏈、標準、基準測試、器件物理以及經濟模型都需要來自不同企業的共同貢獻。因此，本文既是一份來自實踐的報告，也是一份邀請。
未來的發展路線圖充滿挑戰，但方向明確論文。
作者簡介論文：
